EDA技術(shù)章節(jié)練習(xí)(2020.06.01)

單項(xiàng)選擇題
網(wǎng)絡(luò)表的內(nèi)容主要由兩部分組成：元器件描述和（）。
A.網(wǎng)絡(luò)連接描述
B.元器件編號
C.元器件名稱
D.元器件封裝
填空題
硬件描述語言HDL給PLD和數(shù)字系統(tǒng)的設(shè)計帶來了更新的設(shè)計方法和理念，產(chǎn)生了目前最常用的并稱之為（）的設(shè)計法。
答案：自頂向下
單項(xiàng)選擇題
現(xiàn)網(wǎng)中的值被解釋為無符號數(shù)。在連續(xù)賦值語句中，assign addr[3：0]=-3；addr被賦予的值是（）
A.4’b1101
B.4’b0011
C.4’bxx11
D.4’bzz11
單項(xiàng)選擇題
下列屬性描述中不屬于數(shù)值類型屬性的是（）
A.Type_name’High
B.Type_name’Low
C.Type_name’Middle
D.Type_name’Left
問答題
設(shè)計一個帶計數(shù)使能、同步復(fù)位、帶進(jìn)位輸出的增1二十進(jìn)制計數(shù)器，計數(shù)結(jié)果由共陰極七段數(shù)碼管顯示。
答案：
填空題
LPM功能模塊內(nèi)容豐富，每一模塊的（）、（）、（）、（）、（）都可以在Quartus II的幫助文檔中查到。
答案：功能；參數(shù)含義；使用方法；硬件描述語言模塊參數(shù)設(shè)置；調(diào)用方法
問答題
寫出下面程序中變量x，y，cnt，m，q的類型。
答案：
x為wire型
y為reg或wire型
cnt為reg型
m為reg或wire型
q為reg型
填空題
REPORT語句是（）的語句，類似于C語言中的printf語句。
答案：報告相關(guān)信息
問答題
對目標(biāo)器件為CPLD/FPGA的VHDL設(shè)計，主要有幾個步驟？
答案：一個完整的EDA工程通常要涉及到系統(tǒng)建模、邏輯綜合、故障測試、功能仿真、時序分析、形式驗(yàn)證等內(nèi)容。而對于設(shè)計工程師而言，...
名詞解釋
FPGA
答案：
現(xiàn)場可編程門陣列。

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EDA技術(shù)章節(jié)練習(xí)(2020.06.01)

網(wǎng)絡(luò)表的內(nèi)容主要由兩部分組成：元器件描述和（）。

硬件描述語言HDL給PLD和數(shù)字系統(tǒng)的設(shè)計帶來了更新的設(shè)計方法和理念，產(chǎn)生了目前最常用的并稱之為（）的設(shè)計法。

現(xiàn)網(wǎng)中的值被解釋為無符號數(shù)。在連續(xù)賦值語句中，assign addr[3：0]=-3；addr被賦予的值是（）

下列屬性描述中不屬于數(shù)值類型屬性的是（）

設(shè)計一個帶計數(shù)使能、同步復(fù)位、帶進(jìn)位輸出的增1二十進(jìn)制計數(shù)器，計數(shù)結(jié)果由共陰極七段數(shù)碼管顯示。

LPM功能模塊內(nèi)容豐富，每一模塊的（）、（）、（）、（）、（）都可以在Quartus II的幫助文檔中查到。

寫出下面程序中變量x，y，cnt，m，q的類型。

REPORT語句是（）的語句，類似于C語言中的printf語句。

對目標(biāo)器件為CPLD/FPGA的VHDL設(shè)計，主要有幾個步驟？

FPGA

EDA技術(shù)章節(jié)練習(xí)(2020.06.01)

網(wǎng)絡(luò)表的內(nèi)容主要由兩部分組成：元器件描述和（）。

硬件描述語言HDL給PLD和數(shù)字系統(tǒng)的設(shè)計帶來了更新的設(shè)計方法和理念，產(chǎn)生了目前最常用的并稱之為（）的設(shè)計法。

現(xiàn)網(wǎng)中的值被解釋為無符號數(shù)。在連續(xù)賦值語句中，assign addr[3：0]=-3；addr被賦予的值是（）

下列屬性描述中不屬于數(shù)值類型屬性的是（）

設(shè)計一個帶計數(shù)使能、同步復(fù)位、帶進(jìn)位輸出的增1二十進(jìn)制計數(shù)器，計數(shù)結(jié)果由共陰極七段數(shù)碼管顯示。

LPM功能模塊內(nèi)容豐富，每一模塊的（）、（）、（）、（）、（）都可以在Quartus II的幫助文檔中查到。

寫出下面程序中變量x，y，cnt，m，q的類型。

REPORT語句是（）的語句，類似于C語言中的printf語句。

對目標(biāo)器件為CPLD/FPGA的VHDL設(shè)計，主要有幾個步驟？

FPGA

網(wǎng)絡(luò)表的內(nèi)容主要由兩部分組成：元器件描述和（）。

硬件描述語言HDL給PLD和數(shù)字系統(tǒng)的設(shè)計帶來了更新的設(shè)計方法和理念，產(chǎn)生了目前最常用的并稱之為（）的設(shè)計法。

現(xiàn)網(wǎng)中的值被解釋為無符號數(shù)。在連續(xù)賦值語句中，assign addr[3：0]=-3；addr被賦予的值是（）

設(shè)計一個帶計數(shù)使能、同步復(fù)位、帶進(jìn)位輸出的增1二十進(jìn)制計數(shù)器，計數(shù)結(jié)果由共陰極七段數(shù)碼管顯示。

LPM功能模塊內(nèi)容豐富，每一模塊的（）、（）、（）、（）、（）都可以在Quartus II的幫助文檔中查到。

寫出下面程序中變量x，y，cnt，m，q的類型。

REPORT語句是（）的語句，類似于C語言中的printf語句。

對目標(biāo)器件為CPLD/FPGA的VHDL設(shè)計，主要有幾個步驟？